错误纠正代码（ECC）IP 核提供单校双检（Single Error Correction - Double Error Detection，SECDED）功能。该IP核适用 Verilog HDL 代码， 并且针对M5产品架构进行了优化设计。

特性

• 双纠错（SECDED）功能是基于汉明码（Hamming Coding）实现

• 纠正任何单位错误，以及检测任意单位错误和双位错误

• 提供了直接可用于(72,64)、(39,32)、(36,29)、(18,12) SECDED 模块的代码

• （72,64）：64位数据消息需要8bit ECC

• （39,32）：32位数据消息需要7bit ECC

• （36,29）：29位数据消息需要7bit ECC

• （18,12）：12位数据消息需要6bit ECC

• 独立的编码器和解码器模块，用于优化与用户逻辑之间的集成

• 可选的输入/输出注册和流水线实现，可提供最大的运行速度提升

• 编码器的可选输入/输出注册，可以灵活的选择0、1或者2时钟

• 写入延迟，用于 ECC 计算

• 编码器的可选输入/输出注册和流水线实现，在读取过程中可以灵活的选择0、1、2或3时钟延时

• 使用标志信号来反映解码器中接收数据的状态